半導體作為人類科技進步的技術核心，過去一直按摩爾定律前進。這期間因為智能手機芯片小型低功耗的特殊要求，又顯著放大了製程微型化的作用。
就沿着晶體管縮小這條路徑屢試不爽，始終保持着行業領先。從180nm到3nm，用20年時間熬走了99%的競爭對手。尤其28nm後，在FinFET技術上逐步甩開競爭對手，14nm以下基本處於市場壟斷地位。
但是，即便熬走了對手台積電還要面對一個更棘手的問題：摩爾定律的衰減，使得晶體管微型化變得越來越困難。
硅基半導體的技術演進，每18 -24個月晶體管的數量翻倍帶來芯片性能提升一倍，或成本下降一半。十多年來，CPU和GPU的性能每兩年多穩步提高一倍，而晶體管密度每三年翻一番，能源效率用了近四年的時間才達到這一目標，摩爾定律仍在前進但在明顯放緩。
而且，終端市場需求逐漸從智能手機轉向人工智能，這種轉變又帶來了一個看似相悖的現象：需求集中在雲端的高算力AI芯片，一邊要求使用先進制程，一邊又要求成本平衡。
這種情況下，全周圍柵極（GAA）的出現，從技術層面為製程突破提供了可行解決方案，但伴隨着製程複雜性的增加和製造成本的劇增。而芯片製造商要在推進技術創新的同時考慮成本和可行性，於是先進封裝就成了代工廠的另一把尖刀。
恰好，這兩條路徑被為數不多的對手三星和英特爾拿捏了。
在3nm節點，三星選擇GAA以期實現追趕跨越式發展，則堅守FinFET；英特爾則計劃在2nm節點趕上，且希望在先進封裝技術上大力投入建立優勢。
那麼問題來了，用的方式打敗，可行嗎？
*從3nm開始超車
在半導體製程技術中，2nm確實被視為可能的物理極限。因為當晶體管的尺寸縮小到這個程度時，量子效應開始變得顯著，可能會導致電子的行為變得不可預測。
這種現象被稱為量子隧道效應，它可能會導致電子「跳躍」到它們不應該去的地方，從而導致芯片的性能下降。
全周圍柵極（GAA）晶體管是一種新型的晶體管設計，它可以在更小的製程下提供更好的性能。
在GAA晶體管中，柵極材料包圍了晶體管的源和漏，從而提供了更好的電流控制。這可以幫助減少量子隧道效應，從而使得在2nm甚至更小的製程下的芯片製造成為可能。
而從規劃來看，台積電、三星和英特爾不約而同的搞起了製程競速賽，雖然大的時間節點都是2022-2023年進入3nm、2025年進入2nm商業化階段。但細微處仍有不同：
在關鍵的3nm節點上，三星罕見的率先量產，並且還是用更先進的GAA技術。雖然隨後也宣布了3nm量產，不過仍是沿用FinFET技術。
總裁魏哲家的理由是，「選擇沿用FinFET，是經過考慮良久，製程技術推出不是（為了）好看，是要實用，要協助客戶讓產品持續推進。」
當然這是略顯敷衍的官方辭令，真正的原因恐怕是即便三星率先量產3nm，但因為在5nm節點能耗翻車，導致沒幾家客戶敢吃3nm的螃蟹，只有用量相對較小的礦機芯片買家。
三星最近幾年的晶圓製造處於追趕階段，需要在3nm時代尋找技術架構差異化，拉近與芯片代工方面的技術差距，用更激進的策略來獲取客戶。
這就給了以靜制動的時間差。
被廣泛認為是一個保守但穩定的製程技術開發者，他們傾向於確保新技術的成熟和可靠性，然後再進行部署，而不是急於將新技術推向市場。這種方法可以降低技術失敗的風險，提高其芯片的產量和質量，從而確保客戶的滿意度。
例如，三星在2018年開始在其7nm工藝中使用EUV，然而選擇等待。直到EUV工具的穩定性和成熟性得到確認，以及相關問題得到解決或至少得到確定，才在2019年的N7+工藝中開始使用EUV。
這種謹慎的方法有助於確保其製程技術的穩定性和可預測性，從而提供高質量的芯片給其客戶。
不過從時間節點上看，3nm還未能給帶來紙面上的收益。在最新財報里，來自先進制程的收入貢獻合計達53%，其中5nm的收入占比為30%，7nm為23%。
而來自券商的消息是，3nm已獲得全球最大客戶A的訂單，從2023年下半年貢獻收益。明眼人一看就知道客戶A是蘋果，今年6月就有消息傳出2023年近90%的3nm產能被蘋果占據。
但壞消息是，傳言蘋果要求承擔未合格芯片成本。這種情況在半導體行業非常罕見，3nm初期良率大約在70%左右，蘋果如果和達成這樣的協議，可以節省數十億美元，但也意味着的成本壓力驟增。
*降低製造成本
雖然大客戶沒有嘗鮮三星的3nm，但也沒用台積電。核心問題就在於，3nm的性價比實在沒到一定水準。
市場研究機構International Business Strategies（IBS）披露過一組數據，3nm芯片的設計費用約達5-15億美元，興建一條3nm產線的成本約為150-200億美元。
這筆費用傳導到代工的報價上就是：3nm工藝12英寸晶圓的報價高達3萬美元，幾乎是5nm工藝的一倍，7nm的三倍多。
為實現高性能計算，調整每個矢量變得越來越困難，芯片設計更加複雜，先進制程的投資額大幅提升，由此帶來生產成本的抬升，以及因大尺寸芯片帶來的良率問題。
在各個方面綜合起來發現經濟性遠不如前，於是台積電、英特爾、三星等就從其他技術線路突破性能瓶頸，由此chiplet、3D先進封裝等新興方向正受到越來越高的重視。
由於單顆芯片面積越大，良率越低，相應成本越高。Chiplet也稱「小芯片」或「芯粒」，它是一種功能電路塊，包括可重複使用的IP塊（芯片中具有獨立功能的電路模塊的成熟設計，也可以理解為芯片設計的中間構件）。
該技術是將一個功能豐富且面積較大的芯片裸片（die）拆分成多個芯粒（chiplet），這些預先生產好的、能實現特定功能的芯粒組合在一起，通過先進封裝的形式（比如3D封裝）被集成封裝在一起即可組成一個系統芯片。
模塊化設計思路可以提高芯片研發速度，降低研發成本。通過把大芯片分割成芯粒，可有效改善生產的良率，降低製造成本。
The Linley Group在《Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small》中提出，Chiplet技術可以將大型7nm設計的成本降低高達25%；在5nm及以下的情況下，節省的成本更大。
而上文提到的3D封裝，則是代工廠們探究節省製造成本的另一種體現。
2020年，台積電將2.5D和3D封裝產品整合併入一個全面的品牌3DFabric，由SoIC(系統整合芯片)、InFO(整合型扇出封裝技術)、CoWoS(基板上芯片封裝)所組成。
其中，InFO技術的典型產品就是iPhone 7搭載的A10芯片，而CoWoS技術則是蘋果去年發布的M1 Ultra和今年發布的M2 Ultra。
具體來說，在封裝這一環節，台積電將三種技術分成前、後兩個階段：
前端封裝(Front-end 3D)：SoIC技術是在晶圓上，將同質或異構小晶片都整合到一個類似SoC的晶片中，該晶片有更小的面積和更薄的外形。在外觀上，新晶片就像普通的SoC一樣，但嵌入了所需的異質整合功能。這種前端封裝技術，是在設計階段就要考量並協同設計。
由於本質就是在做一顆SoC晶片，因此只有晶圓廠可以做，且必須搭配後端封測技術不可單獨存在。
後端封裝(Back-end 3D)：前端封裝完成的SoIC晶片，必須搭配原有的立體封裝技術，比如台積電的CoWoS和InFO。
而相關後端封裝技術也是其他封測廠商積極跨入的領域，未必是晶圓廠獨家生意。
英特爾的路數也大致相似，其先進封裝技術IDM 2.0陸續推出2.5D封裝的嵌入式多芯片互連橋接（Embedded Multi-die Interconnect Bridge, EMIB）技術、3D堆疊的Foveros技術，以及整合2.5D與3D封裝的共嵌入式多芯片互連橋接Co-EMIB技術。
其中，Foveros封裝技術利用3D堆疊整合不同的邏輯芯片，為IC設計公司提供了很大的靈活性，允許其將不同技術的IP區塊與各種記憶體和I/O元件混合和搭配。
英特爾認為3D封裝能延續摩爾定律，給予設計人員橫跨散熱、功耗、高速信號傳遞和互連密度的選項，最大化和最佳化產品效能。
也因此誕生了英特爾和台積電關於先進封裝的投資大戰：
英特爾在2.5D/3D封裝領域的資本支出近兩邊分別達35億/47億美元，主要投入Foveros及EMIB等先進封裝技術研發及產能擴建；
台積電在2.5D/3D封裝方面已推出CoWoS及InFO等技術並進入量產，近兩年資本支出達30億/40億美元，位居全球第二，將擴大系統整合芯片（SoIC）中多種3D Fabric平台先進封裝技術推進及產能建置。
尾聲
2017之前的十年，智能手機要求性能更高、面積更小、功耗更低的芯片。2017年以後HPC占比明顯提升，雲計算尤其是AI技術發展驅動服務器等高性能計算需求，由此誕生的一個歷史轉折就是：終端市場需求從智能手機轉向人工智能。
但轉折還未顯著，體現在財報里就是來自AI芯片的提振並沒有多少。不過至少從目前看，已經獲得了先發優勢，英偉達、AMD等廠商已經首選合作。
甚至AMD CEO蘇姿豐在媒體採訪時，被問及是否將在3nm採用三星代工的產品時，直接來了一波反問：「你相信韓國媒體嗎?」
最後，落到我們自身層面，因為眾所周知的原因，我們只能在成熟製程市場尋求跳板。無論是3/2nm下的晶體管技術，還是先進封裝，我們都缺少一個推動國產替代進步的車輪，理論上海思可以扮演這一角色，但眼下可能要多等些時間了。-(文:解碼Decode/鈦媒體)
